Release Readiness
25%
Release Readiness
25%
Roadmap Progress
0%
Planlı adımların tamamlanma oranı
Checklist Progress
0%
Detay görev kapanış oranı
Reports / Avg Quality
3 / 93%
Rapor sayısı / kalite ortalaması
Days To Final
103
31 Temmuz 2026 teslimine kalan gün
Teknik Eğitim ve Doğrulama Platformu
Sprint-7 | 2 hafta | DRC, LVS, GDSII, teslim paketi
DRC, LVS, GDSII, teslim paketi
Hedef: DRC/LVS doğrulama sürecini, hata çözümünü ve teslim paketi hazırlığını öğrenmek.
Süre: Sprint-7 (16 Mayıs - 31 Temmuz 2026)
İlişkili iş paketi: WP-4 (Layout + PEX + signoff)
Çıkış kriteri: DRC 0 kritik hata, LVS match, GDSII + signoff paketi hazır
Signoff = Final Onay = Tasarımın Üretime Hazır Olduğunun Kanıtı
Tasarımın fiziksel olarak üretilebilir ve şematik ile tutarlı olduğunu kanıtlayan son doğrulama adımlarıdır. İki temel kontrol vardır:
Her ikisi de sıfır hata ile kapanmalıdır. Tek bir kritik hata bile teslimi geçersiz kılar.
Foundry (çip üretim tesisi) tarafından belirlenen fiziksel üretim kurallarına layout'un uygunluğunu kontrol eden otomatik doğrulama.
| Kural Tipi | Açıklama | Örnek |
|---|---|---|
| Minimum genişlik | Her metal/poly katmanı minimum genişlikte olmalı | Metal1 ≥ 0.12 µm |
| Minimum aralık | İki yapı arası minimum mesafe | Metal1-Metal1 ≥ 0.14 µm |
| Minimum örtüşme (overlap) | Via etrafında metal örtüşme zorunlu | Via1 örtüşme ≥ 0.04 µm |
| Minimum alan | Küçük yapılar üretim limiti altında olmamalı | Min alan ≥ 0.01 µm² |
| Anten kuralı | Uzun metal hatların gate oksit hasarı riski | Anten oranı limitleri |
| Yoğunluk kuralı | Metal doluluk oranı belirli aralıkta olmalı | %20-%80 arasında |
Araç: PVS veya Pegasus (PDK'ya bağlı)
Adımlar:
1. Layout'u kaydet
2. DRC rule deck'i seç (PDK ile gelir)
3. DRC çalıştır
4. Sonuç raporunu incele
5. Hataları layout üzerinde işaretle ve düzelt
6. Tekrar çalıştır → 0 hata olana kadar
| Kategori | Önem | Eylem |
|---|---|---|
| Kritik (Critical) | Çok yüksek — üretilemez | Mutlaka düzelt |
| Uyarı (Warning) | Orta — üretim riski | Mümkünse düzelt |
| Bilgi (Info) | Düşük — genellikle tolere edilir | Değerlendir |
Hedef: 0 kritik hata, 0 uyarı (mümkünse)
| Hata | Neden | Çözüm |
|---|---|---|
| Minimum genişlik ihlali | Metal hat çok ince | Genişliği artır |
| Minimum aralık ihlali | İki yapı çok yakın | Mesafeyi artır veya routing'i değiştir |
| Via örtüşme hatası | Via etrafında yeterli metal yok | Metal örtüşmeyi genişlet |
| Anten kuralı ihlali | Uzun metal hat gate'e bağlı | Anten diyotu ekle veya routing'i değiştir |
| Yoğunluk hatası | Metal doluluk oranı düşük/yüksek | Dummy metal ekle/çıkar |
Layout'tan çıkarılan elektriksel netlist ile orijinal şematik netlisti karşılaştıran doğrulama. Her eleman ve her bağlantı birebir eşleşmelidir.
[Layout] → [Netlist Extraction] → [Layout Netlisti]
↓
[Karşılaştırma]
↑
[Şematik] → [Netlist Export] → [Şematik Netlisti]
↓
Match / Mismatch
| Sonuç | Anlamı | Eylem |
|---|---|---|
| Match (Eşleşme) | Layout ve şematik birebir uyumlu | ✓ Tamamdır |
| Mismatch (Uyumsuzluk) | Fark var | ✗ Düzelt ve tekrar çalıştır |
| Hata Tipi | Neden | Çözüm |
|---|---|---|
| Eksik bağlantı | Layout'ta bir net bağlanmamış | Metal hat ekle |
| Fazla bağlantı | Layout'ta olmaması gereken bir kısa devre | Kısa devreyi kes |
| Eleman sayısı uyumsuzluğu | Layout'ta eksik/fazla transistör | Eleman ekle/çıkar |
| Parametre uyumsuzluğu | Transistör W/L değerleri farklı | Layout boyutlarını düzelt |
| Pin uyumsuzluğu | Port adları eşleşmiyor | İsimleri düzelt |
Signoff sadece DRC/LVS'den ibaret değil. Performans da post-layout'ta kapanmalıdır.
| ID | İçerik | Geçme Kriteri | Yöntem |
|---|---|---|---|
| PL-01 | AFE post-layout | AFE-01..08 kriterleri korunur | PEX netlist → Spectre |
| PL-02 | BGR post-layout | BGR-01..07 kriterleri korunur | PEX netlist → Spectre |
| PL-03 | DRC | 0 kritik hata | PVS/Pegasus |
| PL-04 | LVS | Match | PVS/Pegasus |
| PL-05 | Sch vs PEX fark analizi | Fark tablosu raporlanır | Manuel karşılaştırma |
Bu tablo birincilik için kritik fark yaratan bir unsurdur. Şematik ve post-layout sonuçlarını yan yana koyarak parasitik etkiyi açıkça gösterir.
Örnek format:
| Metrik | Şematik Sonuç | Post-Layout Sonuç | Fark | Fark % | Durum |
|---|---|---|---|---|---|
| Göz yüksekliği | 310 mVpp | 278 mVpp | -32 mVpp | -10.3% | Pass |
| Göz genişliği | 0.45 UI | 0.39 UI | -0.06 UI | -13.3% | Pass |
| S11 @4GHz | -13.5 dB | -11.2 dB | +2.3 dB | - | Pass |
| BGR TC | 8.2 ppm/°C | 12.1 ppm/°C | +3.9 ppm/°C | +47.6% | Pass |
| BGR PSRR @1kHz | -12 dB | -9 dB | +3 dB | - | Pass |
Bu tabloyu DTR'ye koymak tasarımcının hakimiyetini kanıtlar ve puan getirir.
deliverables/
├── schematic/ ← Şematik netlist dosyaları
│ ├── AETHER_afe_top_sch.scs
│ ├── AETHER_bgr_core_sch.scs
│ └── AETHER_chip_top_sch.scs
├── layout/ ← GDSII dosyaları
│ └── AETHER_chip_top.gds
├── netlist/ ← Ham netlistler
├── postlayout/ ← PEX sonrası netlist ve sonuçlar
│ ├── AETHER_afe_top_postpex.scs
│ └── AETHER_bgr_core_postpex.scs
├── signoff/ ← DRC ve LVS raporları
│ ├── AETHER_chip_top_drc_report.pdf
│ └── AETHER_chip_top_lvs_report.pdf
└── reports/ ← ÖTR, DTR, sunum
├── AETHER_OTR.pdf
├── AETHER_DTR.pdf
└── AETHER_Sunum.pptx
Layout XL → File → Export → GDSII
Dosya adı: AETHER_chip_top.gds
Üst hücre: chip_top_afe_bgr
Tüm alt hücreleri dahil et
Nihai teslim öncesi kontrol listesi:
İlgili sözlük terimleri: DRC, LVS, Signoff, PEX, GDSII, Post-layout, Layout, Extraction, Spec Limits, Marj, Parasitik, Quantus, PVS, Pegasus, Foundry
Detaylı açıklamalar için → TERIMLER_SOZLUGU.md
Bu adim, teslim oncesi kalite kapisidir. DRC/LVS/PEX sonucuyla tasarimin uretime hazirligini dogrularsin.
Final pakete girecek fiziksel dogrulama kanitlari bu adimda temizlenir.
Juriye sunulan teknik guvenin en somut kaniti signoff raporlaridir.
DRC/LVS acigi teslim surecini direkt riske atar.
Uygulama Notu: Bulgulari kritik, duzeltilebilir ve not olarak ayir; kapanis toplantilari hizlanir.
Konuya nereden başlayacağını, hangi sırayla ilerleyeceğini ve bu adımın gerçekten kapanıp kapanmadığını hızlıca gör.
Cevabi secip Cevabi Kontrol Et butonuna bas. Yanlis secimlerde tum siklarin altindaki aciklamalar otomatik acilir.
1. LVS kontrolu hangi dogrulamayi yapar?
2. Signoff Süreci adiminda ogrendigini projeye tasimak icin ilk yapman gereken nedir?