Release Readiness

25%

Roadmap Progress

Planlı adımların tamamlanma oranı

Checklist Progress

Detay görev kapanış oranı

Reports / Avg Quality

3 / 93%

Rapor sayısı / kalite ortalaması

Days To Final

103

31 Temmuz 2026 teslimine kalan gün

Teknik Eğitim ve Doğrulama Platformu

itkan-8 Proje Detayı

AFE ve BGR bloklarının detaylı açıklaması, sinyal akış zinciri, topoloji kararları ve hedef performans tabloları.

TEKNOFEST 2026 Analog Chip Design

itkan-8

8 Gbps Alıcı Ön-Uç & Bandgap Referans Entegre Devre Projesi

itkan-8, TEKNOFEST 2026 Çip Tasarım Yarışması Analog kategorisi için tasarlanan yüksek hızlı alıcı ön-uç (AFE) ve bandgap referans (BGR) entegre devre projesidir. Proje, 8 Gbps NRZ veri hızında çalışan bir alıcı ile sıcaklık ve besleme değişimlerine dayanıklı 1.25 V / 16 µA referans devresi içerir.

8 Gbps Veri Hızı NRZ modülasyon

1.8 V Besleme Tek ideal kaynak

CMOS Teknoloji Foundry PDK tabanlı

1.25 V Referans Bandgap çıkışı

16 µA Akım Ref. BGR IREF çıkışı

-40..125°C Sıcaklık Tam endüstriyel aralık

Top-Level Blok Diyagramı

Verici modelinden alıcı çıkışına kadar sinyalin izlediği yol ve BGR bias bağlantısı.

Uçtan Uca Sinyal Zinciri

Verici (TX) modelinden alıcı çıkışına kadar sinyalin izlediği yol:

Verici (TX) Modeli

800 mVpp,diff salınım, 20 ps kenar, VDD/2 ortak mod, RTX=50 Ω. DDK tarafından model olarak verilir, tasarlanmaz.

Kanal + AC Coupling

10 dB veya 20 dB kayıp @4 GHz, 250 nF AC coupling kapasitörü ile DC izolasyon.

ESD

ESD + Pad Koruması

DDK tarafından sağlanan ESD koruma yapıları. 50 Ω terminasyon hesabına dahildir.

TERM

50 Ω Terminasyon

Giriş empedans uyumu. S11 < -10 dB (0-4 GHz) hedefi. ESD kapasitansı dahil 50 Ω.

CTLE

CTLE Eşitleyici

Source-degenerated topoloji. AFE_Config<0> ile 10/20 dB kanal seçimi (manuel). Yüksek frekans kaybını telafi eder.

AMP

Limiting Amplifier

Çok kademeli yükselteç. Göz yüksekliği ≥250 mVpp,diff ve göz genişliği ≥0.35 UI hedefi.

OUT

Diferansiyel Çıkış

20 fF/uç yük kapasitansı ile karar verici devresine bağlantı noktası.

Analog Front-End

AFE (Analog Front-End) Detayı

AFE bloğu, kanal kayıplarından dolayı bozulmuş sinyali alıp eşitleyerek ve yükselterek dijital karar verici için uygun hale getirir. Diferansiyel yapıda çalışır.

Topoloji Kararı

Seçildi

Source-Degenerated CTLE Kompakt alan, programlanabilir eşitleme, düşük güç tüketimi

Reddedildi İndüktörlü Peaking Çok fazla alan kaplar, entegrasyon zorluğu

Reddedildi Pasif Eşitleyici Yüksek kazanç kaybı, SNR bozulması

Seçildi Source-Degenerated CTLE Kompakt, programlanabilir, düşük güç

Giriş Terminasyonu

Kanal empedansına uyum sağlayarak sinyal yansımasını minimize eder. ESD koruma elemanlarının kapasitansı terminasyon hesabına dahil edilir.

Rterm = 50 Ω (ESD dahil) S11 < -10 dB (0-4 GHz) Diferansiyel giriş

CTLE Çekirdeği

Yüksek frekanslarda kanalın neden olduğu kayıpları telafi eder. 1-bit dijital kontrol (AFE_Config<0>) ile 10 dB ve 20 dB kanal koşullarına göre manuel geçiş yapılır.

Source degeneration R-C ağı AFE_Config<0>: 10/20 dB seçimi Programlanabilir boost

Limiting Amplifier

CTLE çıkışındaki eşitlenmiş sinyali yükselterek karar verici girişinde yeterli göz açıklığını garanti eder. Geniş giriş aralığında sabit çıkış genliği üretir.

Çok kademeli kazanç Göz yüksekliği ≥ 250 mVpp,diff Göz genişliği ≥ 0.35 UI

AFE Hedef Performans Tablosu

Parametre	Şartname	Tasarım Hedefi	Marj
Veri Hızı	`8 Gbps NRZ`	`8 Gbps`	Zorunlu
Göz Yüksekliği	`250 mVpp,diff ±10%`	`≥290 mVpp,diff`	+16%
Göz Genişliği	`≥0.35 UI`	`≥0.42 UI`	+20%
S11	`<-10 dB (0-4 GHz)`	`<-12 dB`	+2 dB
Rterm	`50 Ω`	`50 Ω ±5%`	Zorunlu
Cload	`20 fF/uç`	`20 fF`	Zorunlu

Bandgap Reference

BGR (Bandgap Reference) Detayı

BGR bloğu, sıcaklık ve besleme değişimlerinden bağımsız kararlı bir referans gerilimi (VREF) ve referans akımı (IREF) üretir. AFE bloğunun bias akımlarını sağlar.

Topoloji Kararı

Seçildi

Opamp Tabanlı Brokaw Bandgap İyileştirilmiş PSRR ve line regulation, kanıtlanmış endüstri standardı

Brokaw Çekirdeği

VBE'nin negatif sıcaklık katsayısını (CTAT) delta-VBE'nin pozitif katsayısıyla (PTAT) dengeleyerek sıcaklıktan bağımsız ~1.25 V referans üretir.

VREF = 1.25 V PTAT + CTAT dengeleme TC ≤ 15 ppm/°C

Opamp Geri Besleme

Brokaw çekirdeğine geri besleme uygulayarak VDD değişimlerinin VREF'e etkisini bastırır. PSRR ve line regulation performansını iyileştirir.

Faz marjı ≥ 60° PSRR ≤ -8 dB @1kHz Line regulation < 1 mV

Start-up Devresi

Güç açılışında bandgap'in sıfır akım denge noktasına (dejenere çalışma noktası) oturmasını önler. Doğru çalışma noktasına ulaşıldığında kendini devre dışı bırakır.

Sıfır akım noktası önleme Her açılışta doğru denge Otomatik devre dışı

IREF Aynası + 3-bit Trim

Bandgap çekirdeğinden elde edilen referans akımını aynalar ve AFE'ye dağıtır. 3-bit trim ağı ile üretim varyasyonlarına karşı ince ayar yapılır.

IREF = 16 µA 3-bit dijital trim Proses varyasyonu kompanzasyonu

BGR Hedef Performans Tablosu

Parametre	Şartname	Tasarım Hedefi	Marj
VREF	`1.25 V`	`1.25 V ±0.5%`	Marjlı
IREF	`16 µA`	`16 µA ±2%`	Marjlı
TC	`≤ 15 ppm/°C`	`≤ 10 ppm/°C`	+33%
PSRR	`< 0 dB (1 Hz-10 GHz)`	`≤ -8 dB @1kHz`	Marjlı
Line Reg.	`VDD ±10% → VREF sabit`	`ΔVREF < 1 mV`	Marjlı
Start-up	`Zorunlu`	`Her açılışta doğru denge`	Zorunlu

Tasarım Akışı

Şartname analizinden final teslimine kadar 8 adımlık mühendislik süreci.

Şartname Analizi

DDK şartnamesi ve forum açıklamalarından ister matrisi çıkarılır.

Topoloji Seçimi

AFE: source-degenerated CTLE, BGR: opamp tabanlı Brokaw seçilir.

Şematik Tasarım

Cadence Virtuoso ile transistor seviyesinde devre çizilir.

Simülasyon & Doğrulama

Spectre/ADE ile DC, AC, transient, corner ve Monte Carlo analizleri yapılır.

Layout (Serim)

Fiziksel yerleşim çizilir: common-centroid, guard ring, matching teknikleri uygulanır.

PEX & Post-Layout

Quantus ile parasitik çıkarım yapılır, performans farkı kontrol edilir.

DRC/LVS Signoff

PVS/Pegasus ile fiziksel doğrulama: 0 hata, tam LVS eşleşmesi hedeflenir.

Raporlama & Teslim

OTR, DTR ve final teslim paketi hazırlanır.

Doğrulama Yaklaşımı Özeti

Tasarımın her katmanında uygulanan analiz ve doğrulama yöntemleri.

DC/OP Analizi

Çalışma noktası, MOS bölge kontrolü, VREF/IREF doğrulaması

AC Analizi

S11, PSRR, frekans cevabı, kararlılık (faz marjı)

Transient + PRBS

8 Gbps eye diagram, start-up davranışı

Temp/VDD Sweep

TC ölçümü (-40..125°C), line regulation (VDD ±10%)

Corner Analizi

TT/SS/FF köşelerinde performans korunumu

Post-Layout PEX

Şematik vs serim sonrası fark < %10