Adım 7: Layout ve Fiziksel Tasarım

Hedef: Layout (fiziksel tasarım) sürecini, kritik teknikleri ve PEX akışını öğrenmek.
Süre: Sprint-5 (6-27 Nisan 2026) layout başlangıcı + Sprint-7 chip-level düzenlemeler
İlişkili iş paketi: WP-4 (Layout + PEX + signoff)
Çıkış kriteri: BGR post-layout ilk sonuçlar (Sprint-5), tüm bloklar PEX ile doğrulanmış (Sprint-7)

7.1 Layout Nedir ve Neden Bu Kadar Kritik?

Layout = Fiziksel Tasarım = Serim

Şematik üzerinde çizdiğin devreyi gerçek silikon üzerindeki fiziksel yapılara dönüştürme işlemi. Transistörlerin boyutları, konumları, metal bağlantıların yolları ve katmanları burada belirlenir.

Neden Kritik?

• Şematikte mükemmel çalışan bir devre, kötü layout ile tamamen bozulabilir
• Parasitik bileşenler (istenmeyen R, C, L) layout'tan kaynaklanır
• Post-layout performans düşüşü projelerin en büyük riski (Risk R1)
• DRC ve LVS hatasız layout zorunludur

Şematik → Layout → PEX Döngüsü

[Şematik Tasarım]
      ↓
[Layout Çizimi]          ← Fiziksel yerleşim ve routing
      ↓
[PEX (Parasitik Çıkarım)] ← Quantus ile R/C çıkarımı
      ↓
[Post-Layout Simülasyon]  ← PEX netlistiyle re-simülasyon
      ↓
 Pass? ──→ Hayır → Layout düzelt → [Layout Çizimi]'ne dön
   │
   ↓
  Evet → [DRC/LVS Signoff]

Bu döngü her blok için en az 2-3 kez tekrarlanabilir. Takvimde bunun için tampon bırakılmıştır.

7.2 Layout Sırası: Neden BGR → AFE → Top-Level?

7.3 Kritik Layout Teknikleri

7.3.1 Common-Centroid Yerleşim

Nedir: Eşleşmesi gereken eleman çiftlerinin (dirençler, transistörler) chip üzerinde merkez noktasına göre simetrik yerleştirilmesi.

Neden gerekli: Chip üretimi sırasında sıcaklık, doping yoğunluğu ve diğer parametreler konuma göre değişir (proses gradyanı). Common-centroid yerleşim bu gradyanın etkisini minimize eder.

Örnek (4 elemanlı ABBA yerleşim):

┌─────────────────────────┐
│   A₁    B₁    B₂    A₂  │
│                          │  ← Merkez noktası
│         Simetri ekseni   │
└─────────────────────────┘

A₁ ve A₂ → Aynı elemanın iki parçası (merkeze göre simetrik)
B₁ ve B₂ → Eşleştiği elemanın iki parçası (merkeze göre simetrik)

Projede kullanım:
- BGR'da direnç çiftleri ve kritik MOS çiftleri
- BGR TC performansını doğrudan etkiler
- AFE'de diferansiyel yol transistörleri

7.3.2 Guard Ring (Koruma Halkası)

Nedir: Aktif devre blokları etrafına yerleştirilen iletken halka yapısı.

Ne yapar:
- Substrate gürültüsünü izole eder
- Latch-up (istenmeyen parazitik SCR tetiklenmesi) riskini önler
- Komşu bloklardan gelen gürültüyü engeller

┌─────────────────────────────┐
│  Guard Ring (P+ veya N+)    │
│  ┌───────────────────────┐  │
│  │                       │  │
│  │    Aktif Devre         │  │
│  │    (BGR core, AFE...)  │  │
│  │                       │  │
│  └───────────────────────┘  │
│                             │
└─────────────────────────────┘

Projede kullanım: Tüm kritik bloklarda (BGR core, AFE bias, opamp) uygulanır.

7.3.3 Simetrik Layout (Diferansiyel Devreler İçin)

Nedir: Diferansiyel devrelerdeki P (pozitif) ve N (negatif) yollarının fiziksel olarak tam simetrik yerleştirilmesi.

Neden gerekli:
- Parasitik farkları minimize eder
- Ortak-mod baskılamayı korur
- AFE'de göz yüksekliği ve genişliği kalitesini belirler

Kurallar:
- P ve N yolları ayna simetrik olmalı
- Metal hatlar eş uzunlukta olmalı
- Kritik bağlantılarda asimetri 10%'u geçmemeli

7.3.4 Routing (Metal Bağlantı) Kuralları

7.4 PEX (Parasitik Çıkarım) Akışı

PEX Nedir?

Layout'taki fiziksel yapılardan (metal hatlar, via'lar, transistör yerleşimleri) kaynaklanan parasitik R (direnç) ve C (kapasitans) değerlerinin hesaplanması.

PEX Akışı

[Layout (GDS)] → [Quantus/Extractor] → [PEX Netlist (.scs)] → [Spectre Post-Layout Simülasyon]

PEX Çıkarım Seviyeleri

Önerimiz: RC seviyesi çoğu durum için yeterlidir. Gerekirse kritik bloklar için RCC yapılabilir.

PEX Sonrası Beklenen Değişimler

Bu nedenle şematik tasarımda marjlı hedefler belirlenir!

7.5 Her Blok İçin Layout Stratejisi

BGR Layout

1. Öncelik: Matching
2. Direnç çiftleri: common-centroid
3. BJT çifti: common-centroid
4. Opamp giriş çifti: common-centroid
5. Guard ring: BGR core etrafında tam izolasyon
6. Bias hatları: Sinyal hatlarından ayrı metal katmanda
7. Kompakttutum: Alan küçük tutularak parasitik minimize edilir

AFE Layout

1. Öncelik: Simetri
2. Diferansiyel yollar tam simetrik
3. P ve N metal hatları eş uzunluk
4. Giriş terminasyonu: Pad'e yakın, kısa bağlantı
5. CTLE: Programlanabilir elemanlar düzenli yerleştirilmeli
6. Çıkış: 20 fF yük noktasına temiz bağlantı
7. Guard ring: AFE etrafında substrate izolasyonu

Top-Level Layout

1. BGR ve AFE arasındaki bias dağıtımı: Temiz, kısa, geniş hatlar
2. VDD/GND pad'leri: Yeterli sayıda ve geniş bağlantı
3. ESD + pad yerleşimi: En başta dondurulmalı
4. Chip outline: GDSII export için sınırlar net

7.6 PEX İterasyon Takvimi

Sprint-5 (6-27 Nisan):
  Hafta 1: BGR layout v1
  Hafta 2: BGR PEX → re-sim → layout v2 (gerekirse)
  Hafta 3: AFE layout v1

Sprint-6 (28 Nisan - 14 Mayıs):
  Hafta 1: AFE PEX → re-sim → layout v2
  Hafta 2: DTR'ye sonuç işleme

Sprint-7 (16 Mayıs - 31 Temmuz):
  Top-level layout
  DRC/LVS temizleme
  Final PEX → son doğrulama

7.7 Bu Adımı Tamamladığını Nasıl Anlarsın?

• [ ] Layout'un şematik performansı neden bozduğunu açıklayabilir misin?
• [ ] Common-centroid yerleşimin amacını ve ABBA örneğini çizebilir misin?
• [ ] Guard ring ne işe yarar ve nerede kullanılır?
• [ ] Simetrik layout neden diferansiyel devrelerde zorunlu?
• [ ] PEX akışını (layout → extraction → re-sim) anlatabilir misin?
• [ ] BGR → AFE → Top-level sıralamasının gerekçesini verebilir misin?
• [ ] Post-layout'ta hangi parametrelerin ne kadar bozulmasını beklersin?

Sonraki Adım

→ Adım 8: Signoff Süreci

İlgili sözlük terimleri: Layout, Post-layout, PEX, Routing, Pad, Die, Substrate, Common-Centroid, Guard Ring, Simetrik Layout, Proses Varyasyonu, Gradient, Parasitik, Matching, Quantus, GDSII, Extraction, Marj
Detaylı açıklamalar için → TERIMLER_SOZLUGU.md