Adım 3: Cadence Ortamı ve Araç Zinciri

Hedef: Cadence araç zincirini tanımak, kütüphane yapısını kurmak ve simülasyon akışını kavramak.
Süre: Sprint-1 (13-23 Şubat 2026)
İlişkili iş paketi: WP-3 (Testbench ve ölçüm altyapısı)
Çıkış kriteri: Cadence proje iskeleti kuruldu, 3 kritik testbench iskeleti hazır

3.1 Araç Zinciri Genel Bakış

Cadence platformunda tasarım baştan sona şu araçlarla yürütülür:

[1] Virtuoso Schematic Editor    →  Devre şeması çizimi
         ↓
[2] Spectre (APS önerilir)       →  Simülasyon motoru
         ↓
[3] ADE Assembler                →  Test ve corner yönetimi
         ↓
[4] Virtuoso Layout XL           →  Fiziksel tasarım (layout)
         ↓
[5] Quantus                      →  Parasitik çıkarım (PEX)
         ↓
[6] PVS / Pegasus                →  DRC ve LVS doğrulama

Her Aracın Detaylı Rolü

3.2 Kütüphane ve Hücre Hiyerarşisi

Cadence'te her tasarım "kütüphane" (library) içinde "hücre" (cell) olarak düzenlenir. Her hücrenin farklı "görünüm"leri (view) olur: schematic, layout, extracted vb.

Önerilen Kütüphane Yapısı

AETHER_TOP_LIB/
  └── chip_top_afe_bgr     ← Üst seviye entegrasyon

AETHER_AFE_LIB/
  ├── afe_top              ← AFE üst seviye
  ├── afe_ctle_prog        ← Programlanabilir CTLE
  ├── afe_amp_stage1       ← Birinci kademe yükselteç
  ├── afe_amp_stage2       ← İkinci kademe yükselteç
  └── afe_bias_local       ← Yerel bias dağıtımı

AETHER_BGR_LIB/
  ├── bgr_core             ← Bandgap çekirdeği (Brokaw)
  ├── bgr_opamp            ← İşlemsel yükselteç
  ├── bgr_startup          ← Başlatma devresi
  ├── bgr_iref16u          ← 16 µA referans akım aynası
  └── bgr_trim             ← 3-bit trim/kalibrasyon ağı

Hücre Adlandırma Kuralları

• Kütüphane adı: AETHER_[BLOK]_LIB formatında
• Hücre adı: [blok]_[fonksiyon] formatında, küçük harf, alt çizgi ayraçlı
• Tutarlı isimlendirme rapor ve sunumda profesyonellik gösterir

3.3 Simülasyon Akışı (Adım Adım)

Aşama 1: Davranışsal Hızlı Keşif

Amaç: Transistör seviyesine geçmeden önce kabaca "bu mimari çalışır mı?" sorusuna cevap bulmak.

Nasıl yapılır:
- CTLE ve kanal için Verilog-A modeller yazılır
- İdeal elemanlarla kaba parametre aralığı bulunur
- 1-2 gün sürmeli, fazla zaman harcanmamalı

Çıktı: CTLE sıfır/kutup frekans aralığı, amplifier kazanç gereksinimi gibi kaba hedefler

Aşama 2: Transistör Seviyesinde Şematik

Amaç: Gerçek PDK elemanlarıyla devre tasarımı.

Nasıl yapılır:
- Önce AFE ve BGR blokları ayrı ayrı tasarlanır
- Her blok kendi testbench'i ile doğrulanır
- Sonra top-level entegrasyonda bias/ortak-mod etkileşimi kontrol edilir

Dikkat: PDK elemanları zorunlu. İdeal eleman (ideal resistor, ideal capacitor) kullanılamaz!

Aşama 3: ADE Assembler Test Planı

Amaç: Tüm isterleri sistematik olarak test etmek.

Nasıl yapılır:
- Her test, doğrulama matrisindeki (AFE-01, BGR-01 vb.) isterle birebir eşlenir
- Spec limits tanımlanır (pass = yeşil, fail = kırmızı)
- Corner'lar eklenir (TT zorunlu, SS/FF birincilik için)

Aşama 4: Layout + PEX

Amaç: Fiziksel tasarım ve parasitik etkilerle doğrulama.

Nasıl yapılır:
1. Önce BGR layout (küçük, matching-kritik)
2. Sonra AFE layout (geniş bant, simetri-kritik)
3. Sonra top-level layout
4. Her blokta: layout → PEX (Quantus) → re-simülasyon döngüsü

Aşama 5: Signoff

Amaç: Üretim için hazırlık.

Nasıl yapılır:
- DRC: 0 kritik hata
- LVS: Match
- Post-layout tüm isterlerin kapandığı rapor
- GDSII export

3.4 ADE Assembler'da Corner ve Sweep Kurulumu

Zorunlu Kurulum

Birincilik İçin Ek Kurulum

Spec Limits Tanımlama

ADE Assembler'da her ölçüm noktası için min/max sınır tanımlanır:

Örnek:
  Eye Height  → min: 225 mVpp, max: -    (alt sınırlı)
  S11         → min: -, max: -10 dB       (üst sınırlı)
  BGR TC      → min: -, max: 15 ppm/°C    (üst sınırlı)
  BGR VREF    → min: 1.20V, max: 1.30V    (çift sınırlı)

Simülasyon sonrası sonuçlar otomatik olarak renklendirilir:
- Yeşil: Pass (sınır içinde)
- Kırmızı: Fail (sınır dışında)

3.5 Dosya ve Klasör Standardı

Teslim paketi için önerilen klasör yapısı:

deliverables/
  ├── schematic/           ← Şematik netlist dosyaları
  │     ├── AETHER_afe_top_sch.scs
  │     └── AETHER_bgr_core_sch.scs
  ├── layout/              ← GDSII dosyaları
  │     └── AETHER_chip_top.gds
  ├── netlist/             ← Simülasyon netlistleri
  ├── postlayout/          ← PEX sonrası netlist ve sonuçlar
  │     └── AETHER_bgr_core_postpex.scs
  ├── signoff/             ← DRC/LVS raporları
  │     ├── AETHER_chip_top_drc_report.pdf
  │     └── AETHER_chip_top_lvs_report.pdf
  └── reports/             ← ÖTR, DTR ve sunum dosyaları

Dosya adlandırma kuralı: AETHER_[blok]_[aşama].[uzantı]

3.6 Simülasyon Analiz Tipleri Özeti

3.7 İlk Gün Yapılacaklar (Pratik Başlangıç)

1. Cadence'ı aç ve PDK'yı doğrula: PDK teknoloji dosyası yüklü mü? Transistör modelleri erişilebilir mi?
2. Kütüphaneleri oluştur: AETHER_AFE_LIB, AETHER_BGR_LIB, AETHER_TOP_LIB
3. İlk testbench iskeletlerini kur:
4. tb_afe_eye → AFE eye diyagramı testi
5. tb_afe_s11 → AFE giriş yansıma testi
6. tb_bgr_temp → BGR sıcaklık tarama testi
7. ADE Assembler'da ilk spec limits'i tanımla
8. Basit bir NMOS transistör simüle et: PDK'nın doğru çalıştığını doğrula

3.8 Bu Adımı Tamamladığını Nasıl Anlarsın?

• [ ] Cadence araç zincirini (6 araç) sırayla sayabilir misin?
• [ ] Kütüphane hiyerarşisini (3 lib, tüm hücreler) çizebilir misin?
• [ ] ADE Assembler'da spec limits nasıl tanımlanır, açıklayabilir misin?
• [ ] Simülasyon akışının 5 aşamasını sırayla yazabilir misin?
• [ ] Hangi analiz tipi hangi ister için kullanılır, eşleyebilir misin?
• [ ] İlk 3 testbench iskeletini (tb_afe_eye, tb_afe_s11, tb_bgr_temp) kurabilir misin?

Sonraki Adım

→ Adım 4: AFE Tasarım Rehberi

İlgili sözlük terimleri: Virtuoso, Spectre, APS, ADE Assembler, Layout XL, Quantus, PVS, Pegasus, PDK, SPICE, Verilog-A, Netlist, Testbench, Hücre, SCS, Transient Analiz, AC Analiz, DC Analiz, Temp Sweep, AC Sweep, Param Sweep, Monte Carlo, Corner Analizi, Signoff, GDSII, Spec Limits
Detaylı açıklamalar için → TERIMLER_SOZLUGU.md